台积电赢得了 FinFET。通盘值得热心的前沿逻辑瞎想，致使英特尔的，都是在台积电位于台湾南部的 N5 和 N3 工艺上制造的。竞争敌手还是被甩在死后。三星自 7nm 以来一直进展欠安，良率也很低，英特尔在intle 4 和intel 3 的复苏之路上仍处于早期阶段；不管是外部照旧里面的主要客户都莫得多数目订购这些节点。

台积电改日能否占据主导地位尚未可知。FinFET 无法进一步推广，SRAM 微缩已有几个节点停滞。该行业正处于要津的转化点。前沿逻辑必须在改日 2-3 年内摄取两种新范式：全栅极 (GAA) 和后面供电（BSPDN 或后面供电汇聚）。

英特尔在 10nm 节点上失败，并失去了 3 年的当先上风，原因有好多，包括未摄取 EUV 以及在器具供应链不老练的情况下过渡到钴金属化，尽管应用材料申饬他们的器具尚未准备就绪。GAA 和 BSPDN 的新花式为代工场的竞争纪律带来了新的契机。它们致使可能为该领域的新进入者开放大门——日本政府支合手的 2nm 代工初创公司 Rapidus。

跟着建造顶端晶圆厂所需的本钱支拨猛增，这意味着三星或英特尔可能被动退出竞争。底下咱们将翔实征询这些主题：深入讨论 BSPDN 手艺，然后是通盘四家晶圆厂的前沿逻辑路子图、其工艺手艺的竞争力以及SRAM 推广等等

Gate All Around 并非新手艺。据三星称，该手艺还是参预多数目分娩了几年，但执行情况是，它只用于单个低容量比特币挖矿芯片，而且莫得任何 SRAM。Gate All Around 架构是一个紧要主题，因为从 2nm 到本世纪末，通盘前沿节点都将使用它。

后面供电汇聚 (BSPDN) 基础常识

除了栅极环绕晶体管以外，BSPDN 是下一代逻辑工艺手艺的另一项紧要创新。在通盘现时的数字逻辑工艺手艺中，起始在晶圆上制造晶体管，然后再制造数十层金属层，这些金属层为晶体管提供电源并在晶体管与外界之间传送信号。

电路的放松意味着晶体管和互连都必须放松。在畴昔，这真实是过后才意想的，但互连的放松还是变得比晶体管的放松更清苦。举例，卓绝 90% 的 EUV 光刻手艺执行上用于互连（构兵、通孔和金属层），而不是晶体管层自己。跟着导线自己的物理尺寸减小，芯片上的晶体管越多意味着互连越多。这推动了所需互连层数目的稳步增长。层数越多意味着制酿成本越高、布线瞎想越清苦，而且跟着信号旅途变长，性能会臆造。

这并不虞味着该行业罢手了朝上。材料创新、瞎想手艺协同优化 (DTCO) 和 EUV 光刻手艺推动了互连微缩到目下的工艺节点。但跟着这一政策变得越来越深奥，截至束缚放松。奉行 BSPDN 的诡计动手变得故意想。这不是一个新想法，仅仅时机已到。现在是互连创新的时候了，距离上一次互连的发展（即 1997 年从铝到铜的转变）还是畴昔了近 30 年。

BSPDN 的中枢想想是将电源布线移至晶圆后面。这么不错为信号布线留出空间，信号布线保留在正面，而电源则移至后面。从架构上讲，这意味着短于 6T（轨说念）的尺度单位愈加可行。6T 指的是尺度单位的单位高度，尺度单位是数字逻辑的基本构建块，举例 NAND 门，单位高度每每以 T 的倍数来谋略，T 是单位跨越的金属 2 线或“轨说念”的数目。越短越好：更小的单位不错提高密度，而无需推广鳍片、栅极和金属互连等底层功能。推广更多功能的成本很高，因为它需要更好的光刻手艺。

从上方看，尺度cell的顶部和底部被 M2 金属层中的宽金属导轨所抑遏。这些导轨为电板提供电源和参考电压，并市欢到更高金属层中的其余供电汇聚。这些导轨是典型的仅正面电板总高度 6T 的一部分 - 将它们移到后面意味着电板不错放松到 5T 或更短。

BSPDN 还在两个方面改善了电力传输。起始，为晶体管供电的互连长度大大裁减。3nm 节点的正面电力传输必须穿越 15 层以上的金属层，而后面电力传输可能包含少于 5 层且导线更粗（电阻更低）。因此，深切电阻酿成的功率损耗不错减少约莫一个数目级。

其次，BSPDN 减少了对积极互连微缩的需求。铜线的电阻跟着其直径在 100nm 以下的范围内放松而呈指数级增长。而现在，前沿手艺的线宽远低于 20nm，电阻是一个要津问题。这是不可取的，因为高线电阻会花消功率并在芯片中产生过多的热量。这不是一个恒久的处分决议——微缩将连接，也需要铜替代品——但 BSPDN 不错缓解这一问题。

总体而言，与高性能瞎想中的肖似前端工艺比较，BSPDN 的功耗臆造了约 15-20%。

目下，有三种不同的方法正在探索和/或奉行用于后面供电：buried power rail, power via, 和backside contact。

埋地电力轨（buried power rail）

埋入式电源轨 (BPR) 是后面电源杀青中最简便的一种。早期讨论使用了这种决议，随后的架构也基于这一核脸色念。它需要将电源轨从 M2 金属层中晶体管顶部的平常位置移到晶体管下方的水平位置。这使得架构不错放松，因为宽电源轨被紧贴晶体管下方的细长轨说念所取代。关联词，埋入式电源轨仍然通过正面金属层市欢到晶体管，并通过硅通孔 (TSV) 市欢到后面的供电汇聚。这意味着合座单位高度不错减少约 1T，即约莫 15%。

构建 BPR 相对简便，但有一个主要风险：在前段制程 (FEOL) 中使用金属。传统上，金属仅限于中段制程 (MOL) 和后段制程 (BEOL) 工艺，即晶体管理造完成后。这是为了幸免导电金属浑浊半导体器件。晶圆厂对此相等疼爱 - 许多晶圆厂的 FEOL 专用器具阻碍运行任何带有金属层的晶圆。晶圆厂必须突破这条划定来构建埋入式电源轨，因为凭证界说，BPR 必须在晶体管之前集成。执行上，莫得东说念主抖擞突破这条划定，而且似乎任何 HVM 工艺都不会摄取 BPR。

另一个挑战是对皆市欢到埋轨的动手后面特征。键合到守旧晶圆上会引起必须校阅的诬告，这使得键合色泽刻变得愈加清苦。ASML 和其他公司在这方面取得了显耀进展，键合后重复能力足以满足 BPR 决议的条款 - 但对于后面构兵等更复杂的选项而言，还处于规格的角落。

PowerVia

PowerVia 是英特尔的后面电源处分决议。它在两个主要方面对 BPR 进行了改进：

1、电源轨移至晶圆后面，幸免了BPR的浑浊风险。

2、由于从晶圆正面甩掉了电源布线，因此电板尺寸放松收尾更佳。

PowerVia 是 BPR 见地的奥秘演进。在前端处理历程中，PowerVia 齐全跳过了电源轨。除了幸免在晶体管前千里积金属的浑浊风险外，它还省去了深奥的瞄准要津工艺门径（将 BPR 瞄准晶体管通说念）。在千兆晶圆厂规模下，像这么的单个要津层在器具上的成本可能只须几亿好意思元。

与传统的全正面决议比较，惟一增多的门径是在晶体管触点之后构建的又高又细的 PowerVia。该通孔从触点蔓延到晶圆衬底的深处。完成正面后，晶圆被翻转、键合和减薄。由于通孔蔓延到晶圆后面深处，因此不错在减薄历程中表现它们而不会损坏晶体管。这种奥秘的“自瞄准”方法大大简化了必须与 PowerVias 对皆的后面图案（此触点中的自瞄准执行上意味着对皆条款大大放宽，即更低廉且良率更高）。

这种方法还具有缩放上风。BPR 通过一个通孔从晶体管触点顶部市欢到晶体管，穿过正面的金属层，然后通过另一个通孔向下到达 BPR 自己。这些低金属层是要津的缩放截至身分之一，因为它们需要一些最小的功能和相等拥堵的布线 - 通过它来布线电源，BPR 对缓解那处的问题于事无补。PowerVia 有所匡助。径直从晶体管触点向下布线到 BSPDN 意味着莫得电源通过要津的正面金属层布线。这意味着不错放宽这些层的间距（臆造成本），缩放不错更积极，信号线不错代替重新定位的电源线，或者三者的某种混杂。

关联词，仍有一些尺度单位缩放尚待处分。PowerVia 固然比 BPR 薄，但仍对总单位高度有影响。

Direct Backside Contacts

径直后面构兵（DBC 或 BSC，即后面构兵）提供了一种甩掉功率对尺度单位高度影响的方法。换句话说，它们杀青了通盘后面电源决议中最大的推广上风。这个想法是 BPR 和 PowerVia 的当然蔓延 - 不是从构兵的顶部或侧面布线，而是通过底部布线。

固然这个想法很简便，但事实评释，后面构兵是风险最高、陈说最高的 BSPDN 选项。制造它们并破裂易。主要驱上路分是间距，或者说构兵必须与其他特征对皆的距离。对于 BPR 和 PowerVia，市欢到后面的特征的间距粗略与单位的高度换取，对于当代顶端工艺来说，间距约莫为 150-250nm。在键合色泽刻中，对第一个后面电源层进行图案化所需的隐讳层大于 10nm。这种隐讳层和大于 150nm 的间距不错通过低廉的（更低廉的）DUV 扫描仪平缓杀青。

对于径直后面构兵，条款要高得多。电源布线的构兵形成在源极和漏极下方。源极到漏极的距离粗略异常于构兵多晶硅间距 (CPP)，即栅极到栅极的距离。当代工艺的 CPP 是无人不晓的，因此它让咱们粗略了解了 BS 构兵所需的间距 - 约莫为 50nm。这远远超出了单次 ArF 浸没曝光的辩认率，需要更深奥的多重图案化决议或 EUV。由于规格小于 5nm，重复也变得具有挑战性。每每这对于高端扫描仪来说不是问题，但在这里却极具挑战性，因为晶圆键合锁定了高阶失真。

另一个挑战是 FEOL 中的金属使用，但当代后面构兵决议对此有一个奥秘的处分方法。与 BPR 相似，它们需要在晶体管之前制造一个特地的特征。但构兵最初是用非导电占位材料填充的，而不是金属。一朝占位符在减薄历程中显表现来（如 PowerVia，这些特征是自瞄准的），就不错蚀刻掉它们并用金属代替。这个手段不适用于 BPR，因为它们的纵横比很高，因此很难干净地蚀刻出占位符材料。

尽管难以分娩，但后面构兵的平允却相等显耀：表面上，6T 正面单位不错放松约 25%，降至 4.5T 致使 4T。执行上，不是放松单位尺寸，而是用信号线代替重新定位的电源线。这显耀改善了布线，而且在芯片级仍杀青了密度普及。深切电阻显耀臆造，功耗臆造约 15%。时钟频率可提高 5% 以上。由于正面和后面的深切都不错更大，从而臆造了电移动风险并允许更快的切换或更高的电流，因此可靠性得到了提高。IMEC、Google 和 Cadence 本年在 VLSI 上展示的一项讨论发现，高功率 (HP) 库杀青了最大的平允，这些库每每用于 AI 加快器等 HPC 应用。

请能干，这些平允并非毫无代价。总层数最多可增多 20%。晶圆减薄固然不会影响晶体管等有源元件，但会臆造依赖于厚硅的二极管等无源器件的性能——需要选用变通顺序。通盘后面工艺都必须与前端器件兼容：即它们不行需要会损坏晶体管的高温。

改日，后面将不仅限于电源和全局时钟。信号和 BEOL 开辟（如电容器）（英特尔还是在后面再散播层中展示了 MIM 电容器）也可能移动。对于堆叠晶体管 (CFET) 来说，这小数很紧要，因为底部开辟的信号必须通过后面布线才能杀青全面缩放上风。1.4nm 节点及以后应该动手在后面包含更大的复杂性。

路子图：Rapidus、三星、英特尔、台积电

在代工场路子图上，GAA 和 BSPDN 在时期和架构上都存在着令东说念主讶异的各异。

从代工竞赛的最新参与者动手：Rapidus 是一家新兴的日本代工场，其降生源于但愿在先进半导体制造领域夺回同等地位的愿望。他们得到了日本政府的大宗补贴，并得到了丰田、索尼等 8 家大型国内公司的特地资助。他们默示，他们的目的是在 2025 年 4 月开设一条 2nm 磨真金不怕火线，在 2027 年杀青多数目分娩，并进一步将节点开发到至少 1.4nm 节点。这是一家全新的公司，试图从 2022 年景立到在逻辑前沿杀青多数目分娩 (HVM)，用 5 年时期。咱们笃信，他们前边的路会相等勤劳。

通过聚拢开发合营伙伴干系，Rapidus 将获取 IBM 2nm 工艺手艺的许可并将其参预分娩。该工艺尚未大规模使用（IBM 的劳动器芯片是在旧的 GlobalFoundries 节点上制造的，现在摄取三星 5nm）。该工艺强调小批量，以杀青快速迭代和快速学习。对于一家试图普及前沿逻辑的新兴公司来说，这可能是故意想的，但他们正在以学习速率换取高良率服从。他们的竞争敌手使用多数目是有原因的。

小批量不错裁减某些门径（举例bakes）的处理时期，因为小腔室更容易加热和冷却。但它们大大增多了对计量的需求。对于多数目，每每对一个晶圆进行计量，并假定同期处理的其他 24 个以上晶圆的收尾相似。小批量执行上意味着每个晶圆都是一个需要我方计量的“特殊雪花”。增多的计量包袱应该卓绝小批量的上风。

他们的贸易主张也值得怀疑。与台积电巨头（一家在工艺上具有竞争力但财务上受到挑战的英特尔）和三星（不错转变通盘集团（和国度）的能干力和财务资源）比较，他们在市集上的地位奈何？是什么促使客户将 IP 转化到新工艺上，而该工艺的蓄意每月产能仅为 25,000 片晶圆（而台积电在 HVM 的头几年每每为 100,000 片以上）？日本政府对 2nm 逻辑的国内需求很少致使莫得，因此无法推动 Rapidus。很出丑出他们将如安在性能或成本方面找到竞争上风。到目下为止，还莫得签约任何具有故意想数目的客户——Tenstorrent 还是得到说明，IBM 可能会在其大型机芯片上对其进行测试。

此外，他们的路子图不包括后面供电。这在 HPC 应用中是一个劣势，因为竞争工艺将通过包含 BSPDN 来提供更好的性能和密度。单晶圆批量器具的研发很难转化到多晶圆批量器具上

三星也濒临“客户挑战”，但正在鼓舞攫金不见人的路子图。从手艺上讲，早在 2022 年，他们就率先在 SF3E 节点上量产 GAA，但这并莫得以任何故意想的面貌杀青居品化。因此，SF2 更像是一个进化节点，而不是调动性的节点。三星行将推出的节点之一可能会在堆栈中添加第四个纳米片——在可料想的改日，大多数其他节点都将使用 3 个。SF2P 将提供比 SF2 更高的速率和略低的密度。

他们的路子图上的主要亮点是 2027 年在 SF2Z 节点引入后面电源。2024 年 6 月的三星代工论坛上翔实先容了该工艺将奉行后面构兵，以将电源和全局时钟移至后面。性能普及了 8%，功耗臆造了 15%，面积减少了 7%——通盘这些都是相对合理的说法。

SF1.4 将放松金属和栅极间距，并对纳米片进行某种改变，这仅仅一个揣测。可能是 2D 通说念材料，尽管这个时期点相等蹙迫。

英特尔还是动手加快其 GAA + BSPDN 节点 18A。之前的 20A 工艺最近被烧毁，但出于财务原因，而非手艺原因。凭证最近对于 18A 谬误密度已步入正轨的论说，看来工艺手艺可能是该公司目下惟一进展获胜的事情。

值得能干的是，英特尔正在使用 PowerVia 决议进行后面供电。正如咱们上头所胪陈的，这应该更容易制造，但与径直后面构兵比较，其规模上风较小。

凭借 N2，台积电连接稳步鼓舞工艺节点改进，推动其股价多年来合手续高潮。N2 将于来岁通过台积电首款 GAA 架构（但不包含 BSPDN）杀青多数目分娩。变体 N2P 和 N2X 将在 2026 年提供轻飘改进，并不才半年推出首个 GAA + 后面电源节点 A16。与三星相似，他们聘任一头扎进摄取后面构兵决议的 BSPDN，而不是更简便、更保守的 BPR 或 PowerVia 选项。

在第一代中，他们摄取的后面构兵似乎比较保守。宣称的 7-10% 密度增多约莫是表面上单位缩放可能增多的一半。这么作念可能是为了保合手与 N2 的瞎想兼容性，FEOL 可能保合手不变，只需重新进行布线即可独揽后面电源汇聚。IR 压降也显耀臆造，功率可能提高 20%。

每家代工场对 GAA 的奉行大体相似，区别在于它们在功能推广方面的积极进度。它们对性能、功率和密度的声明各异很大 - 在经过独处考据之前，这些声明应合手保留气魄。

SRAM 推广：枉费来往

SRAM 微缩是推动芯片功能逐代改进的要津驱上路分，因为它是速率最快的存储器，而且最接近逻辑。每个芯片瞎想师都但愿领有更多的 SRAM（而不会影响芯单方面积或成本）。

关联词，自 5nm 节点以来，SRAM 位单位微缩一直停滞不前，台积电的 N3 和 N2 节点真实莫得提供位单位微缩。大多数在其他场地杀青微缩的微缩政策要么没灵验，要么很久以前就在 SRAM 单位中奉行了。举例，单鳍晶体管终于在 N3 顶用于逻辑 - 但自英特尔 22nm（第一个finFET工艺）以来，高密度 SRAM 一直是单鳍。由于位单位布线还是优化，因此后面功率真实莫得平允。

晶体管长度和宽度的减少是 SRAM 位单位放松的最有劲杠杆。与单鳍片器件比较，GAA 晶体管略小，因为晶体管通说念长度和晶体管之间的间距不错减小。这意味着位单位在从 finFET 到 GAA 的转变中将获取一次性的放松上风，但在后续节点中可能不会有太大上风。

触点将位单位中的晶体管与电源和信号市欢起来，也截至了单位的推广。它们必须饱和大才能形成低电阻市欢，并保合手最小断绝以幸免相邻触点之间短路。跟着材料工程的朝上，这些也在缓缓推广。

与其他逻辑相似，SRAM 外围开辟仍受益于当代 DTCO（瞎想手艺协同优化）和其他推广手艺。当台积电宣称从 N3E 到 N2 的 SRAM 密度提高了 22% 时，这主要来自外围推广。横祸的是，在职责内存和 L2 或 L3 缓存等要津应用中，外围开辟仅占 SRAM 总面积的一小部分，因此这里的平允不会那么较着。若是稳健条款，合座性能改进将主要来自逻辑单位，而不是 SRAM。

三大代工场将在 2025 年着实直规模推出 GAA，Rapidus 将在 2027 年紧随自后。英特尔将率先推出 BSPDN，时期比预期早一年驾驭，但尽管名为 18A，但其密度更接近 3 纳米工艺。

参考联络

https://www.semianalysis.com/p/clash-of-the-foundries